通常のFM変調・発振器の回路のままでは、周波数をセットしても時間がたったり、アンテナに触ったりすると発振周波数が変動してしまいます。近
年チューナーもプリセット型のデジタルチューナーになり、正確な周波数でないとステレオのセバレーションが悪化したり、変調が歪んだりしてしまい
ます。
これを解決するには、絶えず周波数を一定に保つ回路が必要となります。
これがPLL（Phase Locked Loop）シンセサイザである。
この回路によりFM放送帯（76MHz〜89.9MHz）を100KHzステップで正確に設定可能となる。
PLL回路は発信器のあとに分周器、プログラムデパイダ、フェーズコンパレター、ループフィルターで構成される。発振周波数の設定は分周
器とプログラムデパイダーで行われる。
フェーズコンパレータ、は分周された周波数と基準の周波数とを比較しその結果をパルス電圧として出力する。
このパルスをループフィルターで制御電圧にしてバリキャップに加え、発信周波数を制御する。
比較周波数はPLLの基準となる周波数であるが6KHzとか10KHzといった可聴周波数であると、比較周波数が変調にのってしまう場合があり、今回
は25KHzとした。
25KHzは12.8MHzの水晶を512分周してつくられる。
比較周波数の決定により最大の分周比は89.9/0.025＝3696、また最小の分周比は76.0/0.025＝3040となり3040〜3596の分周が必要となる。
76.0〜89．9MHzを直接分周可能な素子がないため、プリスケーラーで4分周すると760〜899となりプログラムデパイダの値が設定周波数として直読できる。
ループフィルターはPLLの特性を決定する重要なところである。
もともとPLいま周波数のずれに反応するわけであるが、変調信号によって絶えず
周波数が変動している。
するとPLLは変調でずれた周波数をもとにもどそうとするので、結果的には変調が歪むということになる。
これを解決するにはループフィルターをあまり早く動く信号には追従しないように設定すれば可能となる。
実際にはフィルターの時定数を大きくする。
この様にすると変調がきれいになるわけだが、今度は電源を入れた直後や周波数を変えた時など、なかなかロックしなくなってしまう。
このステップ応答を改善するために、ダイオード2本と抵抗1本の時定数制御回路をつけます。
この回路によりステップ的な変化に対しては時定数が小さくなり早い応答が可能となる。
PLLの確定数は次式で表される。
カットオフ周波数は
固有周波数は
ダンピングファクタは
発信周波数範囲 ：76.0〜89.9MHz
比較周波数 ：25KHz
セットリングタイム ：350ms10％のオーバーシュート
最大オーバーシュート：20％
素子の決定
1.f･REF=0.025MHz
2.N･MAX=89.9/0.025=3596
N･MIN=76.0/0.025=3040
3.図1ラグリ−ドフィルタ使用時のインデンシャル応答特性よりダンピングファクタを0.8とすれば、オ−バ−シュ−トが20%いかになる。
4.ωts=3.5で過渡応答性が10%以下になる。350mSのセットリングタイムを得るためには
5.VCO(Kυ=15.68･1000000rad/s/υ)に、位相比較器(Kφ=0.4V/rad)を使用、C=100μFとすると
市販の抵抗値より
R1=180KΩ
R2=1.5KΩ
C=100μF
